HBM 베이스 다이 HBM4 차이를 집중 분석합니다. D램 공정에서 파운드리 로직 공정으로 전환되면서 생기는 대역폭, 전력 효율, 맞춤형 기능의 변화를 알기 쉽게 설명합니다.
이미지 출처 : 삼성전자 반도체
고대역폭 메모리(HBM) 기술을 논할 때 이전 세대까지는 주로 D램을 몇 층으로 쌓아 올렸는지가 주요 관심사였습니다. 하지만 6세대 규격인 HBM4로 넘어가면서 기술 경쟁의 초점은 맨 아래층에 위치하는 HBM 베이스 다이로 옮겨가고 있습니다. 단순히 데이터를 저장하는 D램의 성능을 넘어서, 이 적층 구조 전체를 지탱하고 통신을 총괄하는 바닥 칩의 물리적 제조 공정이 근본적으로 달라지기 때문입니다.
기존 5세대 HBM3E까지는 베이스 다이 역시 일반적인 D램 미세 공정을 이용해 만들어졌습니다. 그러나 HBM4부터는 업계 전반에서 첨단 파운드리 로직 공정을 도입하는 구조적 전환이 일어납니다. 이 공정 변화가 왜 발생했는지, 그리고 이로 인해 HBM의 성능과 기능이 구체적으로 어떻게 달라지는지 단계별로 살펴보겠습니다.
HBM 베이스 다이의 본질적인 역할
HBM은 여러 개의 D램 단품 다이를 실리콘 관통 전극(TSV)을 통해 수직으로 층층이 쌓아 올린 구조입니다. 이때 적층된 D램 코어들의 가장 밑바닥에 배치되어 패키지 기판과 직접 맞닿는 기초 부품이 바로 베이스 다이(Base Die) 또는 버퍼 다이(Buffer Die)입니다.
베이스 다이는 위에 얹힌 여러 층의 D램과 메인 프로세서(GPU나 NPU 등 AI 가속기) 사이를 이어주는 가교 역할을 합니다. GPU에서 전달되는 고속 신호를 받아 TSV 배선을 통해 각 층의 D램으로 분배하고, 반대로 D램에서 읽어낸 막대한 데이터를 수집하여 프로세서로 넘겨줍니다. 이 과정에서 필수적인 입출력(I/O) 제어, 신호 무결성 유지, 물리적 테스트 및 자체 오류 정정(ECC) 같은 핵심 로직 기능이 모두 베이스 다이 안에서 처리됩니다. 삼성반도체 공식 설명에서도 HBM이 고도화될수록 베이스 다이의 중요성은 더욱 커지고 있다고 밝히고 있습니다.
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D램 공정에서 파운드리 로직 공정으로 전환되는 기술적 이유
HBM3E 세대까지 제조사들이 베이스 다이를 D램 공정 라인에서 제작했던 이유는 명확했습니다. 메모리 생산 라인을 그대로 활용할 수 있어 단가와 수율 면에서 유리했고, 당시 요구되던 데이터 전송 속도와 핀 수 수준에서는 D램 공정 기반의 회로로도 프로세서와의 인터페이스를 충분히 감당할 수 있었기 때문입니다.
하지만 HBM4에 이르러 국제표준 규격 자체가 비약적으로 상향되면서 상황이 바뀌었습니다. 가장 큰 변화는 바로 데이터 전송 통로인 I/O 핀 수의 확대입니다. 기존 1,024개였던 I/O 핀 수가 HBM4에서는 정확히 두 배인 2,048개로 늘어납니다. 통로가 두 배로 넓어지는 만큼 그 아래에서 신호를 분배하고 제어해야 할 배선의 밀도는 기하급수적으로 복잡해집니다.
기존 D램 공정은 커패시터(전하를 저장하는 방)를 좁은 면적에 안정적으로 형성하는 데 특화된 공정입니다. 트랜지스터의 동작 속도를 극한으로 끌어올리거나 복잡한 다층 금속 배선을 초미세 간격으로 깔아야 하는 로직 회로 설계에는 태생적인 한계가 있습니다. D램 공정으로 2,048개의 초고속 핀 배선과 고도화된 제어 로직을 좁은 다이 면적 안에 집어넣으려 하면 신호 왜곡 현상이 발생하고, 저항 증가로 인한 전력 소모와 발열을 통제하기 어렵습니다. 따라서 초미세 게이트 구조(FinFET 등)를 사용해 속도와 전력 효율이 검증된 전문 파운드리 로직 공정으로 넘어갈 수밖에 없는 필연적인 이유가 여기에 있습니다.
파운드리 로직 공정이 가져오는 구체적인 변화
HBM4 베이스 다이에 첨단 파운드리 로직 공정이 적용되면서 나타나는 대표적인 변화는 대역폭의 비약적 확장, 전력 효율 개선, 그리고 고객 맞춤형 기능(Custom)의 내장 세 가지로 요약할 수 있습니다.
삼성전자가 공식 발표한 HBM4 사양을 살펴보면 이러한 공정 전환의 효과가 수치로 뚜렷하게 증명됩니다. 삼성 HBM4는 1c 나노급 D램 코어에 자체 파운드리 4nm 공정을 베이스 다이로 적용했습니다. 2,048개의 I/O 핀을 바탕으로 핀당 최대 13.0Gbps의 속도를 지원하며, 단일 스택 기준 최대 대역폭은 3,300GB/s에 달합니다. 이는 이전 세대 대비 약 2.7배에 이르는 전송 속도입니다. 동시에 첨단 4nm 로직 트랜지스터의 미세화를 통해 전력 효율 역시 이전 세대 대비 약 40% 개선되었습니다.
로직 공정의 도입은 규격화된 수치 개선 이상의 의미를 갖습니다. 바로 ‘커스텀 HBM(cHBM)’의 구현입니다. 삼성전자 반도체 공식 테크 블로그(2026-10-12) 설명에 따르면, 표준 메모리 스택 바로 아래에 파운드리 로직 공정 기반의 베이스 다이를 결합함으로써 고객이 원하는 맞춤형 로직 기능이나 연산 보조 블록을 베이스 다이 내부에 직접 통합할 수 있는 길이 열리게 됩니다. 과거에는 순수하게 신호만 중계하던 수동적인 메모리 인터페이스가, 가속기 구조에 맞춰 데이터 처리와 전력 관리를 최적화하는 능동적인 시스템온칩(SoC)의 성격을 띠게 되는 것입니다.
이미지 출처 : 삼성전자 반도체
제조 관점에서의 복잡도와 설계 전환
물론 베이스 다이를 파운드리 로직 공정으로 전환하는 작업이 장점만을 가져오는 것은 아닙니다. 제조 과정의 공학적 난이도와 원가 구조가 이전 세대와는 비교할 수 없을 정도로 복잡해집니다.
D램 제조 라인과 첨단 로직 파운드리 라인은 사용하는 장비, 웨이퍼의 물리적 특성, 열팽창 계수(CTE)가 서로 다릅니다. 파운드리 공정에서 제작된 고밀도 로직 웨이퍼 위에 첨단 D램 다이들을 12단 이상 정밀하게 수직 적층하려면, 실리콘 관통 전극(TSV) 접합 기술과 하이브리드 본딩 같은 첨단 어드밴스드 패키징 역량이 완벽하게 맞물려야 합니다. 아래층의 발열이 위쪽 D램 코어의 데이터 보존 시간(Refresh)에 악영향을 주지 않도록 열을 분산시키는 패키징 설계 역시 베이스 다이 전환에서 해결해야 할 중요한 공학적 과제입니다.
결과적으로 HBM4에서의 베이스 다이 변화는 단순한 부품 규격 교체가 아니라, HBM이라는 제품의 성격을 ‘순수 D램 적층 메모리’에서 ‘로직 반도체와 메모리가 결합된 3차원 이종 집적 시스템’으로 완전히 탈바꿈시키는 핵심 분기점이라고 볼 수 있습니다.
자주 묻는 질문
HBM 베이스 다이란 정확히 어떤 부품인가요?
HBM 베이스 다이는 수직으로 적층된 여러 장의 D램 코어 맨 아래에 위치하는 기반 칩입니다. 패키지 기판과 맞닿아 GPU나 NPU 같은 AI 가속기와 신호를 주고받으며, 데이터 입출력(I/O), 신호 전달, 오류 정정(ECC) 등을 통괄하는 핵심 관문 역할을 수행합니다.
HBM4에서 D램 공정 대신 파운드리 로직 공정을 쓰는 이유는 무엇인가요?
HBM4부터 I/O 핀 수가 이전 세대의 1,024개에서 2,048개로 두 배 늘어남에 따라 좁은 면적 내 배선 밀도와 신호 처리 복잡도가 크게 증가했습니다. 기존 D램 공정으로는 고속 신호 무결성과 전력 소모 문제를 해결하기 어려워, 미세 배선과 고속 스위칭에 최적화된 핀펫 기반의 파운드리 로직 공정을 적용하게 되었습니다.
로직 공정 베이스 다이가 적용되면 성능 면에서 어떤 이점이 생기나요?
대표적으로 대역폭의 대폭 확장과 전력 효율 개선이 이루어집니다. 삼성전자의 HBM4 공식 발표에 따르면 최대 3,300GB/s의 대역폭과 함께 전력 효율이 이전 세대 대비 약 40% 개선되었으며, 베이스 다이 내부에 고객 맞춤형 로직 기능까지 통합할 수 있게 됩니다.
